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Verilog HDL基础教程之:组合逻辑电路的实现

发布时间:2019-06-24 21:55 来源:未知 编辑:admin

  :输出只是当前输入逻辑电平的函数(有延时),与电路的原始状态无关的逻辑电路。也就是说,当输入信号中的任何一个发生变化时,输出都有可能会根据其变化而变化,但与电路目前所处的状态没有任何关系。其中组合逻辑是由与、或、非门组成的网络。常用的组合电路有:多路器、数据通路开关、加法器、乘法器等。

  (2)时序逻辑:输出不只是当前输入的逻辑电平的函数,还与电路目前所处的状态有关。

  时序逻辑由多个触发器和多个组合逻辑块组成的网络,常用的有:计数器、复杂的数据流动控制逻辑、运算控制逻辑、指令分析和操作控制逻辑等。同步时序逻辑是设计复杂的数字逻辑系统的核心。时序逻辑借助于状态寄存器记住它目前所处的状态。在不同的状态下,即使所有的输入都相同,其输出也不一定相同。

  例1实现的是一个简单的加法器,assign语句也可以实现复杂一些的组合逻辑电路,例如:

  例2实现的是一个数据选择器。如果组合逻辑比较复杂,用assign语句书写就会比较繁琐,可读性较差。例如用assign语句实现一个8选1数据选择器,如下所示:

  从上面的几个例子可以看出,使用assign语句描述组合逻辑电路时,格式为:

  上面这个例子实现了一个加法器,如果需要实现一个数据选择器,可以书写如下:

  由于在always块中可以使用if、case等语句,所以对于复杂的组合逻辑,使用always语句进行描述显得层次更加清楚,可读性更强。

  从上面几个例子可以看出,使用always语句描述组合逻辑电路时,格式为:

  其中的敏感变量包括所有的会引起输出变化的输入变量以及相应的控制变量。另外,使用always语句描述组合逻辑电路时,应该使用阻塞赋值方式,即“=”,而不是“=”。

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